Autor der Publikation

Scan design with shadow flip-flops for low performance overhead and concurrent delay fault detection.

, , , , und . DATE, Seite 1077-1082. EDA Consortium San Jose, CA, USA / ACM DL, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Programmable extended SEC-DED codes for memory errors., , , und . VTS, Seite 140-145. IEEE Computer Society, (2011)Power-Driven Routing-Constrained Scan Chain Design., , , , und . J. Electron. Test., 20 (6): 647-660 (2004)Memory Reliability Improvement Based on Maximized Error-Correcting Codes., , und . J. Electron. Test., 29 (4): 601-608 (2013)Memory reliability improvements based on maximized error-correcting codes., , und . European Test Symposium, Seite 1-6. IEEE Computer Society, (2012)Scan design with shadow flip-flops for low performance overhead and concurrent delay fault detection., , , , und . DATE, Seite 1077-1082. EDA Consortium San Jose, CA, USA / ACM DL, (2013)Programmable restricted SEC codes to mask permanent faults in semiconductor memories., , und . IOLTS, Seite 147-153. IEEE Computer Society, (2010)An efficient scan tree design for test time reduction., , , und . ETS, Seite 174-179. IEEE Computer Society, (2004)Efficient Scan Chain Design for Power Minimization During Scan Testing Under Routing Constraint., , , , und . ITC, Seite 488-493. IEEE Computer Society, (2003)Power Driven Chaining of Flip-Flops in Scan Architectures., , , und . ITC, Seite 796-803. IEEE Computer Society, (2002)Generalized parity-check matrices for SEC-DED codes with fixed parity., , , und . IOLTS, Seite 198-201. IEEE Computer Society, (2011)