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Disambiguierung von "Yotsuyanagi, Hiroyuki"

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On Configuring Scan Trees to Reduce Scan Shifts based on a Circuit Structure.

, , , , und . DELTA, Seite 269-274. IEEE Computer Society, (2004)

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Hiroyuki Tan

Hiroyuki Kobayashi

Hiroyuki Okamuro

Hiroyuki Takada

Hiroyuki Isobe

 

Weitere Publikationen von Autoren mit dem selben Namen

Electric field for detecting open leads in CMOS logic circuits by supply current testing., , , und . ISCAS (3), Seite 2995-2998. IEEE, (2005)A supply current testable register string DAC of decoder type., , , und . ISCIT, Seite 58-63. IEEE, (2011)Supply current testing of open defects at interconnects in 3D Ics with IEEE 1149.1 architecture., , und . 3DIC, Seite 1-6. IEEE, (2011)Sequential Redundancy Removal Using Test Generation and Multiple Unreachable States., , , und . Asian Test Symposium, Seite 23-. IEEE Computer Society, (2001)Fault-Aware Page Address Remapping Techniques for Enhancing Yield and Reliability of Flash Memories., , , und . ATS, Seite 254-259. IEEE Computer Society, (2017)Open Defect Detection with a Built-in Test Circuit by IDDT Appearance Time in CMOS ICs., , , , und . ATS, Seite 242-247. IEEE Computer Society, (2017)Testability Analysis of IDDQ Testing with Large Threshold Value., , , und . DFT, Seite 367-375. IEEE Computer Society, (2000)Random Pattern Testability of the Open Defect Detection Method using Application of Time-variable Electric Field., , , , und . DELTA, Seite 387-391. IEEE Computer Society, (2002)A built-in test circuit for open defects at interconnects between dies in 3D ICs., , , , und . 3DIC, Seite 1-5. IEEE, (2011)Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits., , und . IEICE Trans. Inf. Syst., 87-D (3): 571-579 (2004)