Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

System-Level Power Analysis of a Multicore Multipower Domain Processor With ON-Chip Voltage Regulators., , , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 24 (12): 3468-3476 (2016)An 80-Tile 1.28TFLOPS Network-on-Chip in 65nm CMOS., , , , , , , , , und 4 andere Autor(en). ISSCC, Seite 98-589. IEEE, (2007)A 2 Tb/s 6 , ˟, 4 Mesh Network for a Single-Chip Cloud Computer With DVFS in 45 nm CMOS., , , , , , , , und . IEEE J. Solid State Circuits, 46 (4): 757-766 (2011)Design Challenges in Sub-100nm High Performance Microprocessors., , , und . VLSI Design, Seite 15-17. IEEE Computer Society, (2004)Within-Die Variation-Aware Dynamic-Voltage-Frequency-Scaling With Optimal Core Allocation and Thread Hopping for the 80-Core TeraFLOPS Processor., , , , , , , , , und 2 andere Autor(en). IEEE J. Solid State Circuits, 46 (1): 184-193 (2011)A 4.2GHz 0.3mm2 256kb Dual-Vcc SRAM Building Block in 65nm CMOS., , , , , , , , , und 3 andere Autor(en). ISSCC, Seite 2572-2581. IEEE, (2006)A 90mW/GFlop 3.4GHz Reconfigurable Fused/Continuous Multiply-Accumulator for Floating-Point and Integer Operands in 65nm., , , , , , und . VLSI Design, Seite 252-257. IEEE Computer Society, (2010)Resiliency for many-core system on a chip., , , , , , und . ASP-DAC, Seite 388-389. IEEE, (2014)5-GHz 32-bit integer execution core in 130-nm dual-VT CMOS., , , , , , , , , und 12 andere Autor(en). IEEE J. Solid State Circuits, 37 (11): 1421-1432 (2002)An 80-Tile Sub-100-W TeraFLOPS Processor in 65-nm CMOS., , , , , , , , , und 5 andere Autor(en). IEEE J. Solid State Circuits, 43 (1): 29-41 (2008)