Autor der Publikation

Multi-Step Word-Line Control Technology in Hierarchical Cell Architecture for Scaled-Down High-Density SRAMs.

, , , , , , , , , und . IEEE J. Solid State Circuits, 46 (4): 806-814 (2011)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A 3.84 GIPS integrated memory array processor with 64 processing elements and a 2-Mb SRAM., , , , , , , und . IEEE J. Solid State Circuits, 29 (11): 1336-1343 (November 1994)An Embedded DRAM-FPGA Chip with Instantaneous Logic Reconfiguration., , , , und . FCCM, Seite 264-266. IEEE Computer Society, (1998)A read-static-noise-margin-free SRAM cell for low-VDD and high-speed applications., , , , , , und . IEEE J. Solid State Circuits, 41 (1): 113-121 (2006)An ultrahigh-density high-speed loadless four-transistor SRAM macro with twisted bitline architecture and triple-well shield., , , , , , , , , und 2 andere Autor(en). IEEE J. Solid State Circuits, 36 (3): 510-515 (2001)Multi-Step Word-Line Control Technology in Hierarchical Cell Architecture for Scaled-Down High-Density SRAMs., , , , , , , , , und . IEEE J. Solid State Circuits, 46 (4): 806-814 (2011)Design of 1.28-GB/s high bandwidth 2-Mb SRAM for integrated memory array processor applications., , , , , , , und . IEEE J. Solid State Circuits, 30 (6): 637-643 (Juni 1995)Delay and power monitoring schemes for minimizing power consumption by means of supply and threshold voltage control in active and standby modes., , , , , und . IEEE J. Solid State Circuits, 41 (4): 805-814 (2006)A 16-Mb 400-MHz loadless CMOS four-transistor SRAM macro., , , , , , , , , und 3 andere Autor(en). IEEE J. Solid State Circuits, 35 (11): 1631-1640 (2000)An ultra-high-density high-speed loadless four-transistor SRAM macro with a dual-layered twisted bit-line and a triple-well shield., , , , , , , , , und 2 andere Autor(en). CICC, Seite 283-286. IEEE, (2000)