( en | de | ru )

 

Disambiguierung von "Horiguchi, Naoto"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Study of the Mechanical Stress Impact on Silicide Contact Resistance by 4-Point Bending.

, , , , , , , und . IRPS, Seite 1-5. IEEE, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Naoto Kamano

Naoto Matsumura

Tomonaga Horiguchi

 

Weitere Publikationen von Autoren mit dem selben Namen

Off-state stress degradation mechanism on advanced p-MOSFETs., , , , , , , , und . ICICDT, Seite 1-4. IEEE, (2015)Assessment of SiGe quantum well transistors for DRAM peripheral applications., , , , , , , , , und 1 andere Autor(en). ICICDT, Seite 1-4. IEEE, (2015)Impact of Al2O3 position on performances and reliability in high-k metal gated DRAM periphery transistors., , , , , , , , , und 8 andere Autor(en). ESSDERC, Seite 190-193. IEEE, (2013)Origins and implications of increased channel hot carrier variability in nFinFETs., , , , , , , , , und 11 andere Autor(en). IRPS, Seite 3. IEEE, (2015)Relevance of fin dimensions and high-pressure anneals on hot-carrier degradation., , , , , , , , und . IRPS, Seite 1-6. IEEE, (2020)Impact of Device Architecture and Gate Stack Processing on the Low-Frequency Noise of Silicon Nanowire Transistors., , , , , , , und . ASICON, Seite 1-4. IEEE, (2019)PPAC scaling enablement for 5nm mobile SoC technology., , , , , , , , , und 7 andere Autor(en). ESSDERC, Seite 240-243. IEEE, (2017)Scaled FinFETs Connected by Using Both Wafer Sides for Routing via Buried Power Rails., , , , , , , , , und 34 andere Autor(en). VLSI Technology and Circuits, Seite 284-285. IEEE, (2022)Enabling Active Backside Technology for ESD and LU Reliability in DTCO/STCO., , , , , , , , , und 3 andere Autor(en). VLSI Technology and Circuits, Seite 431-432. IEEE, (2022)Reliability of a DME Ru Semidamascene scheme with 16 nm wide Airgaps., , , , , , , , und . IRPS, Seite 1-6. IEEE, (2021)