( en | de | ru )

 

Disambiguierung von "Cochet, Martin"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
8.4 A 0.33V/-40°C process/temperature closed-loop compensation SoC embedding all-digital clock multiplier and DC-DC converter exploiting FDSOI 28nm back-gate biasing.

, , , , , , , , , , , , , , , und . ISSCC, Seite 1-3. IEEE, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Ay Cochet

Olivier Cochet

Martin Breitenfeldt

Mass measurements on short-lived Cd and Ag nuclides at the online mass spectrometer ISOLTRAP. Uni Greifswald, (2009)

Martin Faes

Analyse der mehrskaligen Transportmechanismen beim laminaren Mischen mittels laseroptischer und numerischer Methoden. Uni Hannover, (2009)

Martin Klug

The late Quaternary environmental and climatic history of North-East Greenland, inferred from coastal lakes. Uni Köln, (2009)
 

Weitere Publikationen von Autoren mit dem selben Namen

14.5 A 12nm Linux-SMP-Capable RISC-V SoC with 14 Accelerator Types, Distributed Hardware Power Management and Flexible NoC-Based Data Orchestration., , , , , , , , , und 19 andere Autor(en). ISSCC, Seite 262-264. IEEE, (2024)8.4 A 0.33V/-40°C process/temperature closed-loop compensation SoC embedding all-digital clock multiplier and DC-DC converter exploiting FDSOI 28nm back-gate biasing., , , , , , , , , und 6 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2015)On-chip supply power measurement and waveform reconstruction in a 28nm FD-SOI processor SoC., , , , , , , , und . A-SSCC, Seite 125-128. IEEE, (2016)A 12nm Agile-Designed SoC for Swarm-Based Perception with Heterogeneous IP Blocks, a Reconfigurable Memory Hierarchy, and an 800MHz Multi-Plane NoC., , , , , , , , , und 8 andere Autor(en). ESSCIRC, Seite 269-272. IEEE, (2022)Sub-microsecond adaptive voltage scaling in a 28nm FD-SOI processor SoC., , , , , , , , , und 4 andere Autor(en). ESSCIRC, Seite 269-272. IEEE, (2016)A 72-GS/s, 8-Bit DAC-Based Wireline Transmitter in 4-nm FinFET CMOS for 200+ Gb/s Serial Links., , , , , , , , , und 14 andere Autor(en). IEEE J. Solid State Circuits, 58 (4): 1074-1086 (2023)A 2.7pJ/cycle 16MHz SoC with 4.3nW power-off ARM Cortex-M0+ core in 28nm FD-SOI., , , , , und . ESSCIRC, Seite 153-162. IEEE, (2017)A Scalable Methodology for Agile Chip Development with Open-Source Hardware Components., , , , , , , , , und 8 andere Autor(en). ICCAD, Seite 20:1-20:9. ACM, (2022)A 2.7 pJ/cycle 16 MHz, 0.7 µW Deep Sleep Power ARM Cortex-M0+ Core SoC in 28 nm FD-SOI., , , , , und . IEEE J. Solid State Circuits, 53 (7): 2088-2100 (2018)A fast, flexible, positive and negative adaptive body-bias generator in 28nm FDSOI., , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2016)