Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

On-line Power Optimization of Data Flow Multi-Core Architecture Based on Vdd-Hopping for Local Dynamic Voltage and Frequency Scaling., , , und . J. Low Power Electron., 7 (2): 265-273 (2011)An Asynchronous Power Aware and Adaptive NoC Based Circuit., , , , , , , , , und 1 andere Autor(en). IEEE J. Solid State Circuits, 44 (4): 1167-1177 (2009)3D NoC using through silicon Via: An asynchronous implementation., , , und . VLSI-SoC, Seite 232-237. IEEE, (2011)Fast and accurate power annotated simulation: Application to a many-core architecture., , , und . PATMOS, Seite 191-198. IEEE, (2013)Experimental Insights Into Thermal Dissipation in TSV-Based 3-D Integrated Circuits., , , , , , , , , und 6 andere Autor(en). IEEE Des. Test, 33 (3): 21-36 (2016)A fully integrated power supply unit for fine grain power management application to embedded Low Voltage SRAMs., , , , , , , , und . ESSCIRC, Seite 138-141. IEEE, (2008)Reconfigurable tiles of computing-in-memory SRAM architecture for scalable vectorization., , , , , , , und . ISLPED, Seite 121-126. ACM, (2020)2D to 3D Test Pattern Retargeting Using IEEE P1687 Based 3D DFT Architectures., , , , , und . ISVLSI, Seite 386-391. IEEE Computer Society, (2014)Thermal performance of CoolCube™ monolithic and TSV-based 3D integration processes., , , , , , und . 3DIC, Seite 1-5. IEEE, (2016)IJTAG supported 3D DFT using chiplet-footprints for testing multi-chips active interposer system., , und . ETS, Seite 1-6. IEEE, (2016)