( en | de | ru )

 

Disambiguierung von "Valls, Javier"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Soft-decision LCC Decoder Architecture with n=4 for RS(255, 239).

, , , und . NEWCAS, Seite 305-308. IEEE, (2018)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Javier Valls

Alvaro Valls

Alvaro Valls

Javier Manero

Javier Jáurequi

 

Weitere Publikationen von Autoren mit dem selben Namen

Improved Sliced Message Passing Architecture for High Throughput Decoding of LDPC Codes., , , und . J. Signal Process. Syst., 66 (2): 99-104 (2012)Modified Shuffled Based Architecture for High-Throughput Decoding of LDPC Codes., , , und . J. Signal Process. Syst., 68 (2): 139-149 (2012)Multiple-Vote Symbol-Flipping Decoder for Nonbinary LDPC Codes., , , und . IEEE Trans. Very Large Scale Integr. Syst., 22 (11): 2256-2267 (2014)FFT Spectrum Analyzer Project for Teaching Digital Signal Processing With FPGA Devices., , , , , und . IEEE Trans. Educ., 50 (3): 229-235 (2007)Efficient FPGA Hardware Reuse in a Multiplierless Decimation Chain., , und . Int. J. Reconfigurable Comput., (2014)Reed-Solomon Decoder Based on a Modified ePIBMA for Low-Latency 100 Gbps Communication Systems., , , und . CSSP, 38 (4): 1793-1810 (2019)50 Years of CORDIC: Algorithms, Architectures, and Applications., , , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 56-I (9): 1893-1907 (2009)A common FPGA based synchronizer architecture for Hiperlan/2 and IEEE 802.11a WLAN systems., , , , und . PIMRC, Seite 531-535. IEEE, (2004)Power analysis and estimation tool integrated with XPOWER., , , und . FPGA, Seite 259. ACM, (2004)Scheme for Reducing the Storage Requirements of FFT Twiddle Factors on FPGAs., , , und . VLSI Signal Processing, 47 (2): 183-187 (2007)